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196 const int mod_bnds = regs->cs[0].config & CTLR_INTLV_MASK; in ddrc_set_regs()
221 (regs->cs[i].bnds & U(0xfffefffe)) >> 1U); in ddrc_set_regs()
223 ddr_out32(&ddr->bnds[i].a, regs->cs[i].bnds); in ddrc_set_regs()
225 ddr_out32(&ddr->csn_cfg_2[i], regs->cs[i].config_2); in ddrc_set_regs()
405 (regs->cs[i].config & ~CTLR_INTLV_MASK)); in ddrc_set_regs()
407 ddr_out32(&ddr->csn_cfg[i], regs->cs[i].config); in ddrc_set_regs()
456 if ((regs->cs[i].config & 0x80000000) == 0) { in ddrc_set_regs()
460 ((regs->cs[i].config >> 14) & 0x3) + 2 + in ddrc_set_regs()
461 ((regs->cs[i].config >> 8) & 0x7) + 12 + in ddrc_set_regs()
462 ((regs->cs[i].config >> 4) & 0x3) + 0 + in ddrc_set_regs()
463 ((regs->cs[i].config >> 0) & 0x7) + 8 + in ddrc_set_regs()
503 ddr_out32(&ddr->bnds[i].a, regs->cs[i].bnds); in ddrc_set_regs()
505 ddr_out32(&ddr->csn_cfg[0], regs->cs[0].config); in ddrc_set_regs()
524 if ((regs->cs[i].config & SDRAM_CS_CONFIG_EN) == 0) { in ddrc_set_regs()