Searched refs:TEGRA_CAR_RESET_BASE (Results 1 – 11 of 11) sorted by relevance
| /trusted-firmware-a/plat/nvidia/tegra/soc/t210/ |
| A D | plat_psci_handlers.c | 285 mmio_write_32(TEGRA_CAR_RESET_BASE + TEGRA_RST_DEV_SET_Y, val); in tegra_reset_all_dma_masters()
290 mmio_write_32(TEGRA_CAR_RESET_BASE + TEGRA_RST_DEV_SET_L, val); in tegra_reset_all_dma_masters()
293 mmio_write_32(TEGRA_CAR_RESET_BASE + TEGRA_RST_DEV_SET_H, val); in tegra_reset_all_dma_masters()
297 mmio_write_32(TEGRA_CAR_RESET_BASE + TEGRA_RST_DEV_SET_U, val); in tegra_reset_all_dma_masters()
300 mmio_write_32(TEGRA_CAR_RESET_BASE + TEGRA_RST_DEV_SET_V, val); in tegra_reset_all_dma_masters()
313 val = mmio_read_32(TEGRA_CAR_RESET_BASE + TEGRA_RST_DEV_SET_Y); in tegra_reset_all_dma_masters()
320 val = mmio_read_32(TEGRA_CAR_RESET_BASE + TEGRA_RST_DEV_SET_L); in tegra_reset_all_dma_masters()
325 val = mmio_read_32(TEGRA_CAR_RESET_BASE + TEGRA_RST_DEV_SET_H); in tegra_reset_all_dma_masters()
331 val = mmio_read_32(TEGRA_CAR_RESET_BASE + TEGRA_RST_DEV_SET_U); in tegra_reset_all_dma_masters()
377 mmio_write_32(TEGRA_CAR_RESET_BASE + TEGRA_BOND_OUT_U, in tegra_soc_pwr_domain_power_down_wfi()
[all …]
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| /trusted-firmware-a/plat/nvidia/tegra/common/ |
| A D | tegra_sip_calls.c | 84 regval = mmio_read_32(TEGRA_CAR_RESET_BASE + in tegra_sip_handler()
97 regval = mmio_read_32(TEGRA_CAR_RESET_BASE + in tegra_sip_handler()
100 mmio_write_32(TEGRA_CAR_RESET_BASE + TEGRA_GPU_RESET_GPU_SET_OFFSET, in tegra_sip_handler()
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| /trusted-firmware-a/plat/nvidia/tegra/soc/t210/drivers/se/ |
| A D | security_engine.c | 921 val = mmio_read_32(TEGRA_CAR_RESET_BASE + TEGRA_CLK_OUT_ENB_W); in tegra_se_enable_clocks()
923 mmio_write_32(TEGRA_CAR_RESET_BASE + TEGRA_CLK_OUT_ENB_W, val); in tegra_se_enable_clocks()
926 val = mmio_read_32(TEGRA_CAR_RESET_BASE + TEGRA_RST_DEVICES_W); in tegra_se_enable_clocks()
928 mmio_write_32(TEGRA_CAR_RESET_BASE + TEGRA_RST_DEVICES_W, val); in tegra_se_enable_clocks()
938 val = mmio_read_32(TEGRA_CAR_RESET_BASE + TEGRA_CLK_OUT_ENB_V); in tegra_se_enable_clocks()
940 mmio_write_32(TEGRA_CAR_RESET_BASE + TEGRA_CLK_OUT_ENB_V, val); in tegra_se_enable_clocks()
943 val = mmio_read_32(TEGRA_CAR_RESET_BASE + TEGRA_RST_DEVICES_V); in tegra_se_enable_clocks()
945 mmio_write_32(TEGRA_CAR_RESET_BASE + TEGRA_RST_DEVICES_V, val); in tegra_se_enable_clocks()
953 val = mmio_read_32(TEGRA_CAR_RESET_BASE + TEGRA_CLK_OUT_ENB_W); in tegra_se_disable_clocks()
955 mmio_write_32(TEGRA_CAR_RESET_BASE + TEGRA_CLK_OUT_ENB_W, val); in tegra_se_disable_clocks()
[all …]
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| /trusted-firmware-a/plat/nvidia/tegra/drivers/flowctrl/ |
| A D | flowctrl.c | 268 mmio_write_32(TEGRA_CAR_RESET_BASE + CLK_RST_DEV_L_SET, CLK_BPMP_RST); in tegra_fc_bpmp_on()
279 mmio_write_32(TEGRA_CAR_RESET_BASE + CLK_RST_DEV_L_CLR, CLK_BPMP_RST); in tegra_fc_bpmp_on()
294 mmio_write_32(TEGRA_CAR_RESET_BASE + CLK_RST_DEV_L_SET, CLK_BPMP_RST); in tegra_fc_bpmp_off()
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| /trusted-firmware-a/plat/nvidia/tegra/drivers/gpcdma/ |
| A D | gpcdma.c | 71 mmio_write_32(TEGRA_CAR_RESET_BASE + TEGRA_GPCDMA_RST_SET_REG_OFFSET, in tegra_gpcdma_init()
77 mmio_write_32(TEGRA_CAR_RESET_BASE + TEGRA_GPCDMA_RST_CLR_REG_OFFSET, in tegra_gpcdma_init()
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| /trusted-firmware-a/plat/nvidia/tegra/drivers/bpmp/ |
| A D | bpmp.c | 137 val = mmio_read_32(TEGRA_CAR_RESET_BASE + TEGRA_CLK_ENB_V); in tegra_bpmp_init()
143 val = mmio_read_32(TEGRA_CAR_RESET_BASE + TEGRA_RST_DEV_CLR_V); in tegra_bpmp_init()
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| /trusted-firmware-a/plat/nvidia/tegra/include/t210/ |
| A D | tegra_def.h | 114 #define TEGRA_CAR_RESET_BASE U(0x60006000) macro
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| /trusted-firmware-a/plat/nvidia/tegra/include/t186/ |
| A D | tegra_def.h | 239 #define TEGRA_CAR_RESET_BASE U(0x05000000) macro
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| /trusted-firmware-a/plat/nvidia/tegra/include/t194/ |
| A D | tegra_def.h | 280 #define TEGRA_CAR_RESET_BASE U(0x20000000) macro
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| /trusted-firmware-a/plat/nvidia/tegra/soc/t186/ |
| A D | plat_setup.c | 97 MAP_REGION_FLAT(TEGRA_CAR_RESET_BASE, 0x10000U, /* 64KB */
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| /trusted-firmware-a/plat/nvidia/tegra/soc/t194/ |
| A D | plat_setup.c | 135 MAP_REGION_FLAT(TEGRA_CAR_RESET_BASE, 0x10000U, /* 64KB */
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