1 // SPDX-License-Identifier: GPL-2.0
2 //
3 // cs35l41-tables.c -- CS35L41 ALSA SoC audio driver
4 //
5 // Copyright 2017-2021 Cirrus Logic, Inc.
6 //
7 // Author: David Rhodes <david.rhodes@cirrus.com>
8
9 #include "cs35l41.h"
10
11 const struct reg_default cs35l41_reg[CS35L41_MAX_CACHE_REG] = {
12 { CS35L41_PWR_CTRL1, 0x00000000 },
13 { CS35L41_PWR_CTRL3, 0x01000010 },
14 { CS35L41_GPIO_PAD_CONTROL, 0x00000000 },
15 { CS35L41_SP_ENABLES, 0x00000000 },
16 { CS35L41_SP_RATE_CTRL, 0x00000028 },
17 { CS35L41_SP_FORMAT, 0x18180200 },
18 { CS35L41_SP_HIZ_CTRL, 0x00000002 },
19 { CS35L41_SP_FRAME_TX_SLOT, 0x03020100 },
20 { CS35L41_SP_FRAME_RX_SLOT, 0x00000100 },
21 { CS35L41_SP_TX_WL, 0x00000018 },
22 { CS35L41_SP_RX_WL, 0x00000018 },
23 { CS35L41_DAC_PCM1_SRC, 0x00000008 },
24 { CS35L41_ASP_TX1_SRC, 0x00000018 },
25 { CS35L41_ASP_TX2_SRC, 0x00000019 },
26 { CS35L41_ASP_TX3_SRC, 0x00000020 },
27 { CS35L41_ASP_TX4_SRC, 0x00000021 },
28 { CS35L41_DSP1_RX1_SRC, 0x00000008 },
29 { CS35L41_DSP1_RX2_SRC, 0x00000009 },
30 { CS35L41_DSP1_RX3_SRC, 0x00000018 },
31 { CS35L41_DSP1_RX4_SRC, 0x00000019 },
32 { CS35L41_DSP1_RX5_SRC, 0x00000020 },
33 { CS35L41_DSP1_RX6_SRC, 0x00000021 },
34 { CS35L41_DSP1_RX7_SRC, 0x0000003A },
35 { CS35L41_DSP1_RX8_SRC, 0x00000001 },
36 { CS35L41_NGATE1_SRC, 0x00000008 },
37 { CS35L41_NGATE2_SRC, 0x00000009 },
38 { CS35L41_AMP_DIG_VOL_CTRL, 0x00008000 },
39 { CS35L41_CLASSH_CFG, 0x000B0405 },
40 { CS35L41_WKFET_CFG, 0x00000111 },
41 { CS35L41_NG_CFG, 0x00000033 },
42 { CS35L41_AMP_GAIN_CTRL, 0x00000273 },
43 { CS35L41_GPIO1_CTRL1, 0xE1000001 },
44 { CS35L41_GPIO2_CTRL1, 0xE1000001 },
45 { CS35L41_MIXER_NGATE_CFG, 0x00000000 },
46 { CS35L41_MIXER_NGATE_CH1_CFG, 0x00000303 },
47 { CS35L41_MIXER_NGATE_CH2_CFG, 0x00000303 },
48 };
49
cs35l41_readable_reg(struct device * dev,unsigned int reg)50 bool cs35l41_readable_reg(struct device *dev, unsigned int reg)
51 {
52 switch (reg) {
53 case CS35L41_DEVID:
54 case CS35L41_REVID:
55 case CS35L41_FABID:
56 case CS35L41_RELID:
57 case CS35L41_OTPID:
58 case CS35L41_TEST_KEY_CTL:
59 case CS35L41_USER_KEY_CTL:
60 case CS35L41_OTP_CTRL0:
61 case CS35L41_OTP_CTRL3:
62 case CS35L41_OTP_CTRL4:
63 case CS35L41_OTP_CTRL5:
64 case CS35L41_OTP_CTRL6:
65 case CS35L41_OTP_CTRL7:
66 case CS35L41_OTP_CTRL8:
67 case CS35L41_PWR_CTRL1:
68 case CS35L41_PWR_CTRL2:
69 case CS35L41_PWR_CTRL3:
70 case CS35L41_CTRL_OVRRIDE:
71 case CS35L41_AMP_OUT_MUTE:
72 case CS35L41_PROTECT_REL_ERR_IGN:
73 case CS35L41_GPIO_PAD_CONTROL:
74 case CS35L41_JTAG_CONTROL:
75 case CS35L41_PLL_CLK_CTRL:
76 case CS35L41_DSP_CLK_CTRL:
77 case CS35L41_GLOBAL_CLK_CTRL:
78 case CS35L41_DATA_FS_SEL:
79 case CS35L41_MDSYNC_EN:
80 case CS35L41_MDSYNC_TX_ID:
81 case CS35L41_MDSYNC_PWR_CTRL:
82 case CS35L41_MDSYNC_DATA_TX:
83 case CS35L41_MDSYNC_TX_STATUS:
84 case CS35L41_MDSYNC_DATA_RX:
85 case CS35L41_MDSYNC_RX_STATUS:
86 case CS35L41_MDSYNC_ERR_STATUS:
87 case CS35L41_MDSYNC_SYNC_PTE2:
88 case CS35L41_MDSYNC_SYNC_PTE3:
89 case CS35L41_MDSYNC_SYNC_MSM_STATUS:
90 case CS35L41_BSTCVRT_VCTRL1:
91 case CS35L41_BSTCVRT_VCTRL2:
92 case CS35L41_BSTCVRT_PEAK_CUR:
93 case CS35L41_BSTCVRT_SFT_RAMP:
94 case CS35L41_BSTCVRT_COEFF:
95 case CS35L41_BSTCVRT_SLOPE_LBST:
96 case CS35L41_BSTCVRT_SW_FREQ:
97 case CS35L41_BSTCVRT_DCM_CTRL:
98 case CS35L41_BSTCVRT_DCM_MODE_FORCE:
99 case CS35L41_BSTCVRT_OVERVOLT_CTRL:
100 case CS35L41_VI_VOL_POL:
101 case CS35L41_DTEMP_WARN_THLD:
102 case CS35L41_DTEMP_CFG:
103 case CS35L41_DTEMP_EN:
104 case CS35L41_VPVBST_FS_SEL:
105 case CS35L41_SP_ENABLES:
106 case CS35L41_SP_RATE_CTRL:
107 case CS35L41_SP_FORMAT:
108 case CS35L41_SP_HIZ_CTRL:
109 case CS35L41_SP_FRAME_TX_SLOT:
110 case CS35L41_SP_FRAME_RX_SLOT:
111 case CS35L41_SP_TX_WL:
112 case CS35L41_SP_RX_WL:
113 case CS35L41_DAC_PCM1_SRC:
114 case CS35L41_ASP_TX1_SRC:
115 case CS35L41_ASP_TX2_SRC:
116 case CS35L41_ASP_TX3_SRC:
117 case CS35L41_ASP_TX4_SRC:
118 case CS35L41_DSP1_RX1_SRC:
119 case CS35L41_DSP1_RX2_SRC:
120 case CS35L41_DSP1_RX3_SRC:
121 case CS35L41_DSP1_RX4_SRC:
122 case CS35L41_DSP1_RX5_SRC:
123 case CS35L41_DSP1_RX6_SRC:
124 case CS35L41_DSP1_RX7_SRC:
125 case CS35L41_DSP1_RX8_SRC:
126 case CS35L41_NGATE1_SRC:
127 case CS35L41_NGATE2_SRC:
128 case CS35L41_AMP_DIG_VOL_CTRL:
129 case CS35L41_VPBR_CFG:
130 case CS35L41_VBBR_CFG:
131 case CS35L41_VPBR_STATUS:
132 case CS35L41_VBBR_STATUS:
133 case CS35L41_OVERTEMP_CFG:
134 case CS35L41_AMP_ERR_VOL:
135 case CS35L41_VOL_STATUS_TO_DSP:
136 case CS35L41_CLASSH_CFG:
137 case CS35L41_WKFET_CFG:
138 case CS35L41_NG_CFG:
139 case CS35L41_AMP_GAIN_CTRL:
140 case CS35L41_DAC_MSM_CFG:
141 case CS35L41_IRQ1_CFG:
142 case CS35L41_IRQ1_STATUS:
143 case CS35L41_IRQ1_STATUS1:
144 case CS35L41_IRQ1_STATUS2:
145 case CS35L41_IRQ1_STATUS3:
146 case CS35L41_IRQ1_STATUS4:
147 case CS35L41_IRQ1_RAW_STATUS1:
148 case CS35L41_IRQ1_RAW_STATUS2:
149 case CS35L41_IRQ1_RAW_STATUS3:
150 case CS35L41_IRQ1_RAW_STATUS4:
151 case CS35L41_IRQ1_MASK1:
152 case CS35L41_IRQ1_MASK2:
153 case CS35L41_IRQ1_MASK3:
154 case CS35L41_IRQ1_MASK4:
155 case CS35L41_IRQ1_FRC1:
156 case CS35L41_IRQ1_FRC2:
157 case CS35L41_IRQ1_FRC3:
158 case CS35L41_IRQ1_FRC4:
159 case CS35L41_IRQ1_EDGE1:
160 case CS35L41_IRQ1_EDGE4:
161 case CS35L41_IRQ1_POL1:
162 case CS35L41_IRQ1_POL2:
163 case CS35L41_IRQ1_POL3:
164 case CS35L41_IRQ1_POL4:
165 case CS35L41_IRQ1_DB3:
166 case CS35L41_IRQ2_CFG:
167 case CS35L41_IRQ2_STATUS:
168 case CS35L41_IRQ2_STATUS1:
169 case CS35L41_IRQ2_STATUS2:
170 case CS35L41_IRQ2_STATUS3:
171 case CS35L41_IRQ2_STATUS4:
172 case CS35L41_IRQ2_RAW_STATUS1:
173 case CS35L41_IRQ2_RAW_STATUS2:
174 case CS35L41_IRQ2_RAW_STATUS3:
175 case CS35L41_IRQ2_RAW_STATUS4:
176 case CS35L41_IRQ2_MASK1:
177 case CS35L41_IRQ2_MASK2:
178 case CS35L41_IRQ2_MASK3:
179 case CS35L41_IRQ2_MASK4:
180 case CS35L41_IRQ2_FRC1:
181 case CS35L41_IRQ2_FRC2:
182 case CS35L41_IRQ2_FRC3:
183 case CS35L41_IRQ2_FRC4:
184 case CS35L41_IRQ2_EDGE1:
185 case CS35L41_IRQ2_EDGE4:
186 case CS35L41_IRQ2_POL1:
187 case CS35L41_IRQ2_POL2:
188 case CS35L41_IRQ2_POL3:
189 case CS35L41_IRQ2_POL4:
190 case CS35L41_IRQ2_DB3:
191 case CS35L41_GPIO_STATUS1:
192 case CS35L41_GPIO1_CTRL1:
193 case CS35L41_GPIO2_CTRL1:
194 case CS35L41_MIXER_NGATE_CFG:
195 case CS35L41_MIXER_NGATE_CH1_CFG:
196 case CS35L41_MIXER_NGATE_CH2_CFG:
197 case CS35L41_DSP_MBOX_1 ... CS35L41_DSP_VIRT2_MBOX_8:
198 case CS35L41_CLOCK_DETECT_1:
199 case CS35L41_DIE_STS1:
200 case CS35L41_DIE_STS2:
201 case CS35L41_TEMP_CAL1:
202 case CS35L41_TEMP_CAL2:
203 case CS35L41_OTP_TRIM_1:
204 case CS35L41_OTP_TRIM_2:
205 case CS35L41_OTP_TRIM_3:
206 case CS35L41_OTP_TRIM_4:
207 case CS35L41_OTP_TRIM_5:
208 case CS35L41_OTP_TRIM_6:
209 case CS35L41_OTP_TRIM_7:
210 case CS35L41_OTP_TRIM_8:
211 case CS35L41_OTP_TRIM_9:
212 case CS35L41_OTP_TRIM_10:
213 case CS35L41_OTP_TRIM_11:
214 case CS35L41_OTP_TRIM_12:
215 case CS35L41_OTP_TRIM_13:
216 case CS35L41_OTP_TRIM_14:
217 case CS35L41_OTP_TRIM_15:
218 case CS35L41_OTP_TRIM_16:
219 case CS35L41_OTP_TRIM_17:
220 case CS35L41_OTP_TRIM_18:
221 case CS35L41_OTP_TRIM_19:
222 case CS35L41_OTP_TRIM_20:
223 case CS35L41_OTP_TRIM_21:
224 case CS35L41_OTP_TRIM_22:
225 case CS35L41_OTP_TRIM_23:
226 case CS35L41_OTP_TRIM_24:
227 case CS35L41_OTP_TRIM_25:
228 case CS35L41_OTP_TRIM_26:
229 case CS35L41_OTP_TRIM_27:
230 case CS35L41_OTP_TRIM_28:
231 case CS35L41_OTP_TRIM_29:
232 case CS35L41_OTP_TRIM_30:
233 case CS35L41_OTP_TRIM_31:
234 case CS35L41_OTP_TRIM_32:
235 case CS35L41_OTP_TRIM_33:
236 case CS35L41_OTP_TRIM_34:
237 case CS35L41_OTP_TRIM_35:
238 case CS35L41_OTP_TRIM_36:
239 case CS35L41_OTP_MEM0 ... CS35L41_OTP_MEM31:
240 /*test regs*/
241 case CS35L41_PLL_OVR:
242 case CS35L41_BST_TEST_DUTY:
243 case CS35L41_DIGPWM_IOCTRL:
244 return true;
245 default:
246 return false;
247 }
248 }
249
cs35l41_precious_reg(struct device * dev,unsigned int reg)250 bool cs35l41_precious_reg(struct device *dev, unsigned int reg)
251 {
252 switch (reg) {
253 case CS35L41_OTP_MEM0 ... CS35L41_OTP_MEM31:
254 return true;
255 default:
256 return false;
257 }
258 }
259
cs35l41_volatile_reg(struct device * dev,unsigned int reg)260 bool cs35l41_volatile_reg(struct device *dev, unsigned int reg)
261 {
262 switch (reg) {
263 case CS35L41_DEVID:
264 case CS35L41_SFT_RESET:
265 case CS35L41_FABID:
266 case CS35L41_REVID:
267 case CS35L41_DTEMP_EN:
268 case CS35L41_IRQ1_STATUS:
269 case CS35L41_IRQ1_STATUS1:
270 case CS35L41_IRQ1_STATUS2:
271 case CS35L41_IRQ1_STATUS3:
272 case CS35L41_IRQ1_STATUS4:
273 case CS35L41_IRQ1_RAW_STATUS1:
274 case CS35L41_IRQ1_RAW_STATUS2:
275 case CS35L41_IRQ1_RAW_STATUS3:
276 case CS35L41_IRQ1_RAW_STATUS4:
277 case CS35L41_IRQ1_FRC1:
278 case CS35L41_IRQ1_FRC2:
279 case CS35L41_IRQ1_FRC3:
280 case CS35L41_IRQ1_FRC4:
281 case CS35L41_IRQ1_EDGE1:
282 case CS35L41_IRQ1_EDGE4:
283 case CS35L41_IRQ1_POL1:
284 case CS35L41_IRQ1_POL2:
285 case CS35L41_IRQ1_POL3:
286 case CS35L41_IRQ1_POL4:
287 case CS35L41_IRQ1_DB3:
288 case CS35L41_IRQ2_STATUS:
289 case CS35L41_IRQ2_STATUS1:
290 case CS35L41_IRQ2_STATUS2:
291 case CS35L41_IRQ2_STATUS3:
292 case CS35L41_IRQ2_STATUS4:
293 case CS35L41_IRQ2_RAW_STATUS1:
294 case CS35L41_IRQ2_RAW_STATUS2:
295 case CS35L41_IRQ2_RAW_STATUS3:
296 case CS35L41_IRQ2_RAW_STATUS4:
297 case CS35L41_IRQ2_FRC1:
298 case CS35L41_IRQ2_FRC2:
299 case CS35L41_IRQ2_FRC3:
300 case CS35L41_IRQ2_FRC4:
301 case CS35L41_IRQ2_EDGE1:
302 case CS35L41_IRQ2_EDGE4:
303 case CS35L41_IRQ2_POL1:
304 case CS35L41_IRQ2_POL2:
305 case CS35L41_IRQ2_POL3:
306 case CS35L41_IRQ2_POL4:
307 case CS35L41_IRQ2_DB3:
308 case CS35L41_GPIO_STATUS1:
309 case CS35L41_OTP_TRIM_1:
310 case CS35L41_OTP_TRIM_2:
311 case CS35L41_OTP_TRIM_3:
312 case CS35L41_OTP_TRIM_4:
313 case CS35L41_OTP_TRIM_5:
314 case CS35L41_OTP_TRIM_6:
315 case CS35L41_OTP_TRIM_7:
316 case CS35L41_OTP_TRIM_8:
317 case CS35L41_OTP_TRIM_9:
318 case CS35L41_OTP_TRIM_10:
319 case CS35L41_OTP_TRIM_11:
320 case CS35L41_OTP_TRIM_12:
321 case CS35L41_OTP_TRIM_13:
322 case CS35L41_OTP_TRIM_14:
323 case CS35L41_OTP_TRIM_15:
324 case CS35L41_OTP_TRIM_16:
325 case CS35L41_OTP_TRIM_17:
326 case CS35L41_OTP_TRIM_18:
327 case CS35L41_OTP_TRIM_19:
328 case CS35L41_OTP_TRIM_20:
329 case CS35L41_OTP_TRIM_21:
330 case CS35L41_OTP_TRIM_22:
331 case CS35L41_OTP_TRIM_23:
332 case CS35L41_OTP_TRIM_24:
333 case CS35L41_OTP_TRIM_25:
334 case CS35L41_OTP_TRIM_26:
335 case CS35L41_OTP_TRIM_27:
336 case CS35L41_OTP_TRIM_28:
337 case CS35L41_OTP_TRIM_29:
338 case CS35L41_OTP_TRIM_30:
339 case CS35L41_OTP_TRIM_31:
340 case CS35L41_OTP_TRIM_32:
341 case CS35L41_OTP_TRIM_33:
342 case CS35L41_OTP_TRIM_34:
343 case CS35L41_OTP_TRIM_35:
344 case CS35L41_OTP_TRIM_36:
345 case CS35L41_OTP_MEM0 ... CS35L41_OTP_MEM31:
346 return true;
347 default:
348 return false;
349 }
350 }
351
352 static const struct cs35l41_otp_packed_element_t otp_map_1[CS35L41_NUM_OTP_ELEM] = {
353 /* addr shift size */
354 { 0x00002030, 0, 4 }, /*TRIM_OSC_FREQ_TRIM*/
355 { 0x00002030, 7, 1 }, /*TRIM_OSC_TRIM_DONE*/
356 { 0x0000208c, 24, 6 }, /*TST_DIGREG_VREF_TRIM*/
357 { 0x00002090, 14, 4 }, /*TST_REF_TRIM*/
358 { 0x00002090, 10, 4 }, /*TST_REF_TEMPCO_TRIM*/
359 { 0x0000300C, 11, 4 }, /*PLL_LDOA_TST_VREF_TRIM*/
360 { 0x0000394C, 23, 2 }, /*BST_ATEST_CM_VOFF*/
361 { 0x00003950, 0, 7 }, /*BST_ATRIM_IADC_OFFSET*/
362 { 0x00003950, 8, 7 }, /*BST_ATRIM_IADC_GAIN1*/
363 { 0x00003950, 16, 8 }, /*BST_ATRIM_IPKCOMP_OFFSET1*/
364 { 0x00003950, 24, 8 }, /*BST_ATRIM_IPKCOMP_GAIN1*/
365 { 0x00003954, 0, 7 }, /*BST_ATRIM_IADC_OFFSET2*/
366 { 0x00003954, 8, 7 }, /*BST_ATRIM_IADC_GAIN2*/
367 { 0x00003954, 16, 8 }, /*BST_ATRIM_IPKCOMP_OFFSET2*/
368 { 0x00003954, 24, 8 }, /*BST_ATRIM_IPKCOMP_GAIN2*/
369 { 0x00003958, 0, 7 }, /*BST_ATRIM_IADC_OFFSET3*/
370 { 0x00003958, 8, 7 }, /*BST_ATRIM_IADC_GAIN3*/
371 { 0x00003958, 16, 8 }, /*BST_ATRIM_IPKCOMP_OFFSET3*/
372 { 0x00003958, 24, 8 }, /*BST_ATRIM_IPKCOMP_GAIN3*/
373 { 0x0000395C, 0, 7 }, /*BST_ATRIM_IADC_OFFSET4*/
374 { 0x0000395C, 8, 7 }, /*BST_ATRIM_IADC_GAIN4*/
375 { 0x0000395C, 16, 8 }, /*BST_ATRIM_IPKCOMP_OFFSET4*/
376 { 0x0000395C, 24, 8 }, /*BST_ATRIM_IPKCOMP_GAIN4*/
377 { 0x0000416C, 0, 8 }, /*VMON_GAIN_OTP_VAL*/
378 { 0x00004160, 0, 7 }, /*VMON_OFFSET_OTP_VAL*/
379 { 0x0000416C, 8, 8 }, /*IMON_GAIN_OTP_VAL*/
380 { 0x00004160, 16, 10 }, /*IMON_OFFSET_OTP_VAL*/
381 { 0x0000416C, 16, 12 }, /*VMON_CM_GAIN_OTP_VAL*/
382 { 0x0000416C, 28, 1 }, /*VMON_CM_GAIN_SIGN_OTP_VAL*/
383 { 0x00004170, 0, 6 }, /*IMON_CAL_TEMPCO_OTP_VAL*/
384 { 0x00004170, 6, 1 }, /*IMON_CAL_TEMPCO_SIGN_OTP*/
385 { 0x00004170, 8, 6 }, /*IMON_CAL_TEMPCO2_OTP_VAL*/
386 { 0x00004170, 14, 1 }, /*IMON_CAL_TEMPCO2_DN_UPB_OTP_VAL*/
387 { 0x00004170, 16, 9 }, /*IMON_CAL_TEMPCO_TBASE_OTP_VAL*/
388 { 0x00004360, 0, 5 }, /*TEMP_GAIN_OTP_VAL*/
389 { 0x00004360, 6, 9 }, /*TEMP_OFFSET_OTP_VAL*/
390 { 0x00004448, 0, 8 }, /*VP_SARADC_OFFSET*/
391 { 0x00004448, 8, 8 }, /*VP_GAIN_INDEX*/
392 { 0x00004448, 16, 8 }, /*VBST_SARADC_OFFSET*/
393 { 0x00004448, 24, 8 }, /*VBST_GAIN_INDEX*/
394 { 0x0000444C, 0, 3 }, /*ANA_SELINVREF*/
395 { 0x00006E30, 0, 5 }, /*GAIN_ERR_COEFF_0*/
396 { 0x00006E30, 8, 5 }, /*GAIN_ERR_COEFF_1*/
397 { 0x00006E30, 16, 5 }, /*GAIN_ERR_COEFF_2*/
398 { 0x00006E30, 24, 5 }, /*GAIN_ERR_COEFF_3*/
399 { 0x00006E34, 0, 5 }, /*GAIN_ERR_COEFF_4*/
400 { 0x00006E34, 8, 5 }, /*GAIN_ERR_COEFF_5*/
401 { 0x00006E34, 16, 5 }, /*GAIN_ERR_COEFF_6*/
402 { 0x00006E34, 24, 5 }, /*GAIN_ERR_COEFF_7*/
403 { 0x00006E38, 0, 5 }, /*GAIN_ERR_COEFF_8*/
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405 { 0x00006E38, 16, 5 }, /*GAIN_ERR_COEFF_10*/
406 { 0x00006E38, 24, 5 }, /*GAIN_ERR_COEFF_11*/
407 { 0x00006E3C, 0, 5 }, /*GAIN_ERR_COEFF_12*/
408 { 0x00006E3C, 8, 5 }, /*GAIN_ERR_COEFF_13*/
409 { 0x00006E3C, 16, 5 }, /*GAIN_ERR_COEFF_14*/
410 { 0x00006E3C, 24, 5 }, /*GAIN_ERR_COEFF_15*/
411 { 0x00006E40, 0, 5 }, /*GAIN_ERR_COEFF_16*/
412 { 0x00006E40, 8, 5 }, /*GAIN_ERR_COEFF_17*/
413 { 0x00006E40, 16, 5 }, /*GAIN_ERR_COEFF_18*/
414 { 0x00006E40, 24, 5 }, /*GAIN_ERR_COEFF_19*/
415 { 0x00006E44, 0, 5 }, /*GAIN_ERR_COEFF_20*/
416 { 0x00006E48, 0, 10 }, /*VOFF_GAIN_0*/
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437 { 0x00006E64, 0, 10 }, /*VOFF_INT1*/
438 { 0x00007418, 7, 5 }, /*DS_SPK_INT1_CAP_TRIM*/
439 { 0x0000741C, 0, 5 }, /*DS_SPK_INT2_CAP_TRIM*/
440 { 0x0000741C, 11, 4 }, /*DS_SPK_LPF_CAP_TRIM*/
441 { 0x0000741C, 19, 4 }, /*DS_SPK_QUAN_CAP_TRIM*/
442 { 0x00007434, 17, 1 }, /*FORCE_CAL*/
443 { 0x00007434, 18, 7 }, /*CAL_OVERRIDE*/
444 { 0x00007068, 0, 9 }, /*MODIX*/
445 { 0x0000410C, 7, 1 }, /*VIMON_DLY_NOT_COMB*/
446 { 0x0000400C, 0, 7 }, /*VIMON_DLY*/
447 { 0x00000000, 0, 1 }, /*extra bit*/
448 { 0x00017040, 0, 8 }, /*X_COORDINATE*/
449 { 0x00017040, 8, 8 }, /*Y_COORDINATE*/
450 { 0x00017040, 16, 8 }, /*WAFER_ID*/
451 { 0x00017040, 24, 8 }, /*DVS*/
452 { 0x00017044, 0, 24 }, /*LOT_NUMBER*/
453 };
454
455 static const struct cs35l41_otp_packed_element_t otp_map_2[CS35L41_NUM_OTP_ELEM] = {
456 /* addr shift size */
457 { 0x00002030, 0, 4 }, /*TRIM_OSC_FREQ_TRIM*/
458 { 0x00002030, 7, 1 }, /*TRIM_OSC_TRIM_DONE*/
459 { 0x0000208c, 24, 6 }, /*TST_DIGREG_VREF_TRIM*/
460 { 0x00002090, 14, 4 }, /*TST_REF_TRIM*/
461 { 0x00002090, 10, 4 }, /*TST_REF_TEMPCO_TRIM*/
462 { 0x0000300C, 11, 4 }, /*PLL_LDOA_TST_VREF_TRIM*/
463 { 0x0000394C, 23, 2 }, /*BST_ATEST_CM_VOFF*/
464 { 0x00003950, 0, 7 }, /*BST_ATRIM_IADC_OFFSET*/
465 { 0x00003950, 8, 7 }, /*BST_ATRIM_IADC_GAIN1*/
466 { 0x00003950, 16, 8 }, /*BST_ATRIM_IPKCOMP_OFFSET1*/
467 { 0x00003950, 24, 8 }, /*BST_ATRIM_IPKCOMP_GAIN1*/
468 { 0x00003954, 0, 7 }, /*BST_ATRIM_IADC_OFFSET2*/
469 { 0x00003954, 8, 7 }, /*BST_ATRIM_IADC_GAIN2*/
470 { 0x00003954, 16, 8 }, /*BST_ATRIM_IPKCOMP_OFFSET2*/
471 { 0x00003954, 24, 8 }, /*BST_ATRIM_IPKCOMP_GAIN2*/
472 { 0x00003958, 0, 7 }, /*BST_ATRIM_IADC_OFFSET3*/
473 { 0x00003958, 8, 7 }, /*BST_ATRIM_IADC_GAIN3*/
474 { 0x00003958, 16, 8 }, /*BST_ATRIM_IPKCOMP_OFFSET3*/
475 { 0x00003958, 24, 8 }, /*BST_ATRIM_IPKCOMP_GAIN3*/
476 { 0x0000395C, 0, 7 }, /*BST_ATRIM_IADC_OFFSET4*/
477 { 0x0000395C, 8, 7 }, /*BST_ATRIM_IADC_GAIN4*/
478 { 0x0000395C, 16, 8 }, /*BST_ATRIM_IPKCOMP_OFFSET4*/
479 { 0x0000395C, 24, 8 }, /*BST_ATRIM_IPKCOMP_GAIN4*/
480 { 0x0000416C, 0, 8 }, /*VMON_GAIN_OTP_VAL*/
481 { 0x00004160, 0, 7 }, /*VMON_OFFSET_OTP_VAL*/
482 { 0x0000416C, 8, 8 }, /*IMON_GAIN_OTP_VAL*/
483 { 0x00004160, 16, 10 }, /*IMON_OFFSET_OTP_VAL*/
484 { 0x0000416C, 16, 12 }, /*VMON_CM_GAIN_OTP_VAL*/
485 { 0x0000416C, 28, 1 }, /*VMON_CM_GAIN_SIGN_OTP_VAL*/
486 { 0x00004170, 0, 6 }, /*IMON_CAL_TEMPCO_OTP_VAL*/
487 { 0x00004170, 6, 1 }, /*IMON_CAL_TEMPCO_SIGN_OTP*/
488 { 0x00004170, 8, 6 }, /*IMON_CAL_TEMPCO2_OTP_VAL*/
489 { 0x00004170, 14, 1 }, /*IMON_CAL_TEMPCO2_DN_UPB_OTP_VAL*/
490 { 0x00004170, 16, 9 }, /*IMON_CAL_TEMPCO_TBASE_OTP_VAL*/
491 { 0x00004360, 0, 5 }, /*TEMP_GAIN_OTP_VAL*/
492 { 0x00004360, 6, 9 }, /*TEMP_OFFSET_OTP_VAL*/
493 { 0x00004448, 0, 8 }, /*VP_SARADC_OFFSET*/
494 { 0x00004448, 8, 8 }, /*VP_GAIN_INDEX*/
495 { 0x00004448, 16, 8 }, /*VBST_SARADC_OFFSET*/
496 { 0x00004448, 24, 8 }, /*VBST_GAIN_INDEX*/
497 { 0x0000444C, 0, 3 }, /*ANA_SELINVREF*/
498 { 0x00006E30, 0, 5 }, /*GAIN_ERR_COEFF_0*/
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505 { 0x00006E34, 24, 5 }, /*GAIN_ERR_COEFF_7*/
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518 { 0x00006E44, 0, 5 }, /*GAIN_ERR_COEFF_20*/
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540 { 0x00006E64, 0, 10 }, /*VOFF_INT1*/
541 { 0x00007418, 7, 5 }, /*DS_SPK_INT1_CAP_TRIM*/
542 { 0x0000741C, 0, 5 }, /*DS_SPK_INT2_CAP_TRIM*/
543 { 0x0000741C, 11, 4 }, /*DS_SPK_LPF_CAP_TRIM*/
544 { 0x0000741C, 19, 4 }, /*DS_SPK_QUAN_CAP_TRIM*/
545 { 0x00007434, 17, 1 }, /*FORCE_CAL*/
546 { 0x00007434, 18, 7 }, /*CAL_OVERRIDE*/
547 { 0x00007068, 0, 9 }, /*MODIX*/
548 { 0x0000410C, 7, 1 }, /*VIMON_DLY_NOT_COMB*/
549 { 0x0000400C, 0, 7 }, /*VIMON_DLY*/
550 { 0x00004000, 11, 1 }, /*VMON_POL*/
551 { 0x00017040, 0, 8 }, /*X_COORDINATE*/
552 { 0x00017040, 8, 8 }, /*Y_COORDINATE*/
553 { 0x00017040, 16, 8 }, /*WAFER_ID*/
554 { 0x00017040, 24, 8 }, /*DVS*/
555 { 0x00017044, 0, 24 }, /*LOT_NUMBER*/
556 };
557
558 const struct cs35l41_otp_map_element_t cs35l41_otp_map_map[CS35L41_NUM_OTP_MAPS] = {
559 {
560 .id = 0x01,
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594 };
595