1 // SPDX-License-Identifier: GPL-2.0+
2 /*
3 * Copyright (C) 2016 Socionext Inc.
4 * Author: Masahiro Yamada <yamada.masahiro@socionext.com>
5 */
6
7 #include <linux/delay.h>
8
9 #include "../init.h"
10 #include "../sc64-regs.h"
11 #include "pll.h"
12
13 /* PLL type: SSC */
14 #define SC_CPLLCTRL 0x1400 /* CPU/ARM */
15 #define SC_SPLLCTRL 0x1410 /* misc */
16 #define SC_SPLL2CTRL 0x1420 /* DSP */
17 #define SC_MPLLCTRL 0x1430 /* Video codec */
18 #define SC_VPPLLCTRL 0x1440 /* VPE etc. */
19 #define SC_GPPLLCTRL 0x1450 /* GPU/Mali */
20 #define SC_DPLL0CTRL 0x1460 /* DDR memory 0 */
21 #define SC_DPLL1CTRL 0x1470 /* DDR memory 1 */
22 #define SC_DPLL2CTRL 0x1480 /* DDR memory 2 */
23
24 /* PLL type: VPLL27 */
25 #define SC_VPLL27FCTRL 0x1500
26 #define SC_VPLL27ACTRL 0x1520
27
28 /* PLL type: DSPLL */
29 #define SC_VPLL8KCTRL 0x1540
30 #define SC_A2PLLCTRL 0x15C0
31
uniphier_ld20_pll_init(void)32 void uniphier_ld20_pll_init(void)
33 {
34 uniphier_ld20_sscpll_init(SC_CPLLCTRL, UNIPHIER_PLL_FREQ_DEFAULT, 0, 4);
35 /* do nothing for SPLL */
36 uniphier_ld20_sscpll_init(SC_SPLL2CTRL, UNIPHIER_PLL_FREQ_DEFAULT, 0, 4);
37 uniphier_ld20_sscpll_init(SC_MPLLCTRL, UNIPHIER_PLL_FREQ_DEFAULT, 0, 2);
38 uniphier_ld20_sscpll_init(SC_VPPLLCTRL, UNIPHIER_PLL_FREQ_DEFAULT, 0, 4);
39 uniphier_ld20_sscpll_init(SC_GPPLLCTRL, UNIPHIER_PLL_FREQ_DEFAULT, 0, 2);
40
41 mdelay(1);
42
43 uniphier_ld20_sscpll_ssc_en(SC_CPLLCTRL);
44 uniphier_ld20_sscpll_ssc_en(SC_SPLL2CTRL);
45 uniphier_ld20_sscpll_ssc_en(SC_MPLLCTRL);
46 uniphier_ld20_sscpll_ssc_en(SC_VPPLLCTRL);
47 uniphier_ld20_sscpll_ssc_en(SC_GPPLLCTRL);
48 uniphier_ld20_sscpll_ssc_en(SC_DPLL0CTRL);
49 uniphier_ld20_sscpll_ssc_en(SC_DPLL1CTRL);
50 uniphier_ld20_sscpll_ssc_en(SC_DPLL2CTRL);
51
52 uniphier_ld20_vpll27_init(SC_VPLL27FCTRL);
53 uniphier_ld20_vpll27_init(SC_VPLL27ACTRL);
54
55 uniphier_ld20_dspll_init(SC_VPLL8KCTRL);
56 uniphier_ld20_dspll_init(SC_A2PLLCTRL);
57 }
58